今天重新看《新宋》，正好读到第二卷《权柄》的“励精图治”，兵器研究院爆炸的地方，突然想起某高转载的文章，追忆起一点往事，心里特别悲伤：

  以前每次都是写长篇的，今天不想写了……

  详情请参见：http://gaoshuang813.blogbus.com/logs/5788363.html

 

 

 

 

 

 

 

 

 

  前两天参与了某论坛的某帖子的激烈讨论。最后，我认为，中国现在的工业还是存在很大问题的。早年，我们在提工业化，在这个口号下，我们的煤炭产量上去了，钢产量上去了，世界第一了。然而，我们现在回过头来看，我们真的工业化了么？也许，也许我们初级工业化了。大连机车厂的某人士在论坛上说，他们引进EMD的交流内燃机车，很可能就是HXN1了，在机车的车体上需要若干铸铁件，本来国内是有这个型号的，但是我们的国标太低，没法用，只能进口。究其原因，三个方面：一是技术设备的落后，二是管理的落后，三是人才的严重不足。同样的，不管是我们的半导体设计企业，还是半导体的生产企业，也存在着这些问题。设备落后，只要不是禁售，花钱买就是了，技术、管理和人才花钱买不来，只能扎扎实实、脚踏实地、认认真真的学习，取长补短。现在Intel送上门来了。对于Intel来说，既然来了中国，就有这个决心和信心让中国学去技术、管理，中国本土的人才成长起来，因为现在巨大的壁垒已经形成，中国没有赶上半导体发展的黄金时期，现在门槛是如此之高，以至于中国现在基本上不太可能做到上游了，因而Intel不怕中国的发展。从中国的角度来看，做不到上游，还可以做中游。现在这样一个大好机会摆在面前，怎能让有识之士不弹冠相庆呢？

 

  祝愿Intel Fab68万事顺利，亨通八达！

同学授权转载。向作者表示感谢！

 

  现在我们站在这样一个历史的时刻：去年Conroe已经发布了，包括我在内，很多人都已经用上了。Conroe是P6家族最新、最强悍的成员，继承了从Pentium Pro以来，P2、P3、Pentium M的光荣传统，并且在x86的世界中第一个实现了每周期4条指令的执行能力，每周期3条SSE2指令的执行能力，并且创新性的引入了内存消岐技术，使得在内存写操作执行之前可以进行读操作，配以共享的L2缓存，以及更加聪明的分支预测算法，缓存预取算法，使得Conroe无愧于x86处理器性能的王座，在绝大多数应用上领先于竞争者K8*2处理器20%～30%以上。更加重要的是，基于先进的65nm制程，Conroe实现了完美的功耗控制和频率延展性，从现在最底端的Pentium E2140的1.6GHz，到最高端的Core2 Duo X6850的3GHz，跨度之大，绝无仅有，并且在超频的状态下可以达到3.6GHz的稳定使用频率，令人叹为观止。同时，Conroe的核心面积并不大，相对于Pentium D 900系列，小了将近30%，因而在成本上更加有优势。在去年11月，Intel将两块Conroe核心封装在一块基板上，形成了Kentsfield处理器，不仅使得桌面用户在享受到双核心的2年之后就享受到了4核心，而且对于服务器来说，可以在功耗提升不大的情况下实现核心数量加倍，实现性能70%以上的增长，因而深受业界的好评。

 

  远望新知，超越未来。我们知道，在现今的计算能力下，很多应用还是受到了较大的限制，令人遗憾。尤其是个人娱乐，人工智能和模式识别、学习系统，医疗和健康，尖端的科学探索等领域，即便是对于视频处理、转换格式这种相当个人化的应用，漫长的等待也让人心烦，而更高码率的视频，更先进的AI、物理引擎进入游戏，都使得更高的计算能力不仅远远没有过剩，还显得非常的不足。而对于HPC（高性能计算机）来说，对计算能力的追求就更加贪得无厌了。对于现在已经实现的每处理器的10Gflops这个量级的运算能力，还远远不够，HPC的制造商和用户希望能够达到1Tflops，甚至更高的计算性能。为实现这个目标，一个是芯片本身的吞吐能力，另一个是芯片间，尤其是从处理器到内存间更大带宽、更低延迟的连接，都是非常重要的。对于前者，现在业界认为，如果将芯片的晶体管数量增加一倍，并且做一个更大的单一核心，性能的增益可能能够突破30%，但是如果将增加的晶体管作成一个新的独立的核心，性能的增长会将近一倍，这已经为未来处理器的发展方向定下了基调：多核心。

 

  在已经结束的IDF上边，Intel再次展出了Tera-flops芯片的设计原型。对于每个处理器，划分为8*10个片，每片包含两个SIMD浮点单元，每个单元每周期可以执行两个浮点数的运算操作，这样80个片每周期可以实现320个浮点操作，在3.2GHz的情况下就能突破1Tflops的运算速度，而这是轻而易举的。为了将这些片连接在一起，在每个片中还集成了一个路由单元，使得当前片能够与上下左右四个邻居进行通讯，也能访问到这个片的本地内存，这样片之间形成网络结构，数据很容易从一片流到另一片。在处理器连接到内存方面，将采用三维堆叠封装的技术。在硅片完成制造之后，将在硅片上通过激光打出微通孔，并将几片硅片堆叠在一起，在微通孔中灌入金属合金，如钨合金，从而连通不同硅片，采用这种封装技术不仅能够大大减少芯片的总面积和外部的引线，而且由于芯片外部的引脚数量限制和电气性能限制，芯片间的总线带宽和频率都难以大幅提高，而通过堆叠封装，硅片间的数量可以极大提高，而电气性能也飞跃性的提高，这样处理器可以和内存合二为一，保证处理器可以得到足够的数据吞吐。然而，我们不可能把整个系统封装成一个芯片，芯片之间的互联是无可避免的。Intel在去年的时候提出来一种硅光混合结构，通过在芯片内部集成硅激光单元，把芯片内的电信号调制成光信号，再通过复用器合并，通过光纤进行传输，在接收芯片处进行分离，并解调成电信号。相比电信号，光信号之间没有干扰，也不像电信号一样受到电路性能的强烈影响，因而传输速度可以得到飞跃性的提高。然而，对于现在，80核心的Tera-flops芯片太简单，实用是不行的，Intel主要使用他作为芯片内核心互联有效性研究的样本，并且使用这个芯片来发展完善分布式时钟信号的设计。这一设计将使得芯片在时钟信号的传输上损失的功率大大减小，并使得芯片可以上更高的频率。对于三维堆叠封装，和芯片间的光连接，实现还有待时日。

 

  然而我们未必要等到上边的技术都成熟，我们现在已经有基础做一些事情。我们首先来看制程的进展。制程是实现处理器设计的根本，只有处理器的设计和制程达到和谐统一，处理器才能在合理的功耗下实现卓越的性能，之前Prescott在设计上是很有创意的一个处理器，但是90nm制程下较大的漏电电流使得发热量增大，不仅热如火炉，而且由于散热问题无法解决，频率不能如预计提升，使得该核心成为Intel历史上最大的败笔之一。而Intel在65nm工艺上对于晶体管之间的绝缘层采用了更加保守的设定，使得漏电电流大幅度减小，然而这难免对晶体管的性能产生一定的负面作用。在今年春季的IDF上，Intel已经展示了采用新的45nm制程生产的Penryn家族处理器，并且将在下半年投入量产。在45nm制程上，Intel决心将性能提升和功耗下降推进到全新的阶段。首先，将晶体管的栅极从原先的多晶硅替换成金属。随着制程线宽的减小，晶体管的尺寸也应该随之减小，更小的栅极厚度将带来更快的晶体管开关速度，减小晶体管的驱动电压，增加晶体管的驱动电流。然而，当晶体管的栅极相当薄之后，在晶体管处于截至状态的时候，由于场效应，电子仍然可以穿过栅极，形成漏电电流，大大增加处理器的功耗。使用金属栅极之后，可以增加电场强度，更有效的夹断沟道，在更薄的栅极的情况下大大降低漏电电流。其次，是使用了高K值，也就是更大的介电系数的介质。由于晶体管存在着寄生电容，在晶体管工作的过程中存在着电容的充电和放电，不仅增加功耗，而且会引发信号的衰减，限制晶体管性能的提升。采用高K介质之后，寄生电容被大大减小，晶体管的性能提升而功耗下降。通过这两项技术，晶体管性能可以提升近30%，漏电电流则下降5到10倍。而在下一代32nm的制程当中，将采用三栅极晶体管技术，三个栅极环绕在源极和漏极之间，不仅可以大大减小晶体管所占的面积，还将在性能增长、能耗下降上取得巨大的提升。在32nm的制程当中，Intel还将引进SOI，即绝缘硅技术，同三栅极晶体管相得益彰。引入SOI的另一个好处是，可以利用浮体效应制造ZRAM，虽然性能不如现在高速缓存采用的SRAM技术，但是SRAM每一位需要6个晶体管，ZRAM可以采用单晶体管实现，这样对于一个大容量的三缓是再好不过了。

 

  以45nm或32nm制程为依托，Intel未来的处理器将分为两路：其一代号Larrabee，和现在的GPGPU，即通用GPU比较接近，采用顺序执行结构，这样核心将会得到大大的精简，带一到两个512位SSE单元，含有一个1周期延迟的32KB指令一缓和32KB数据一缓，以及10周期延迟的256KB二缓。不同的核心之间通过一个256位的环形总线互联，并与若干个纹理取样单元相连，通过内置的显存控制器支持512位、1到2GB、带宽在128GB/s以上的显存。可见，Intel将把这个作为GPU而不是CPU来推向市场。利用x86核心来进行VS、PS、GS运算非常有创意，而且Intel预计它的频率将高达1.7～2.5GHz，令现在所有的显卡汗颜。尽管图像性能优劣尚不可知，但是作为主CPU的协处理器，可以提供0.2～1.0Tflops的运算能力，已经非常令人满意了。其二代号Gesher，与Penryn、Nehalem一脉相承，将继续保留乱序执行结构，和现在的Conroe核心应该具有相似之处。每个处理器带4～8个核心，支持超线程，具有延迟3周期的32KB指令一缓和32KB数据一缓，延迟9周期的512KB二缓。每个核心带4个128位的SSE单元，具有每周期4指令以上的执行能力，将体现出Intel在乱序执行内核上的最强悍实力。不同核心之间同样采用环形总线连接，并通过环形总线上的三缓控制器共享延迟33周期的16MB或更大的三缓，通过集成的内存控制器可以实现64GB/s的带宽和低延迟。Intel预计它的运行频率将达到4GHz以上，将提供0.1～0.2Tflops的计算能力，比现在的Kentsfield高一个量级。在新的系统结构下，CPU和GPU之间将采用CSI总线进行连接，提供17GB/s的带宽和50ns的延迟，这个相对于现在的Kentsfield两个核心在非共享的二缓之间通讯需要200ns以上的延迟来说，是非常伟大的进步。事实上，在Larrabee和Gesher之前，明年将要推出的Nehalem就将放弃从Pentium 4以来一直使用的FSB（前端总线），而使用CSI和集成的内存控制器，据称将由此带来近30%的性能提升，尤其是在多路系统中，非常令人期待。

 

  我们生活在这个大时代里边。计算性能的飞速发展使得我们可以享受到10年之前人们未曾享受，甚至无法想见的生活。计算性能的飞速发展使得我们可以通过数值方法模拟这个世界，创造科学大发现和工程奇迹。我们能见证时代的发展，看着处理器一年年的变快，看着计算机性能一年年的提升，看着计算的体验一年年的更加美好，真是一种幸福。